Synopsys, Inc.

Synopsys stellt High-Level-Syntheselösung Synphony vor

MÜNCHEN, October 12 (ots/PRNewswire) - - Einzigartige M-language- und modell-basierte Lösung erreicht eine bis zum Faktor 10 höhere Produktivität für Entwickler von Kommunikations- und Multimedia-Systemen

Synopsys, Inc. (Nasdaq: SNPS), ein weltweit führender Anbieter von Software und IP zum Entwurf, zur Verifikation und zur Fertigung integrierter Schaltungen, hat heute seine HLS-Lösung (High-Level-Synthesis) Synphony vorgestellt. Diese Lösung integriert die M-language- und modell-basierte Synthese und erzielt so eine bis zu zehnmal höhere Entwurfs- und Verifikationsproduktivität gegenüber herkömmlichen RTL-Flows für Kommunikations- und Multimediaanwendungen. Synphony-HLS erzeugt optimierten RTL-Code für die ASIC- und FPGA-Implementierung, für Architektur-Untersuchungen und für Rapid Prototyping. Ferner ergänzt Synphony-HLS C/C++-basierte Design-Flows dadurch, dass C-Modelle für die System-Validierung und frühe Software-Entwicklung auf virtuellen Plattformen generiert werden können. Synphony-HLS ist mit Synopsys' Design Compiler(TM), Synplify(TM) Premier, Confirma(TM), VCS(TM), System Studio und Innovator integriert und stellt somit die umfassendsten Prototyping-, Implementierungs- und Verifikationsflows vom Algorithmus bis hin zum Silizium bereit.

Die HLS-Lösung Synphony ermöglicht eine signifikant höhere Produktivität im Vergleich zu herkömmlichen Methoden, weil sie die folgenden Vorzüge aufweist:

    - Ein automatisierter Ablauf von M-Language bis zum optimierten RTL-Code
    - Synthese optimierter RTL-Architekturen für ASIC und FPGA
    - Rapid-Prototyping-Methodik für frühzeitige Algorithmenvalidierung
    - C-Modell-Generierung für frühzeitige Software-Entwicklung und schnelle
      Systemvalidierung
    - Vereinheitlichte Verifikation über mehrere Flows hinweg einschliesslich
      Prototyping und ASIC-Implementierung 

"Die HLS-Lösung Synphony wird die Art und Weise, wie FPGAs und ASICs zur Systemvalidierung und Entwicklung eingebetteter Software eingesetzt werden, dramatisch verändern," sagte Dr. Richard Cagley, Algorithmen-Entwickler bei Toyon Research Corporation. "Herkömmliche HLS-Methodiken erfordern weiterhin erhebliche Hardware-Engineering-Ressourcen , um meine Algorithmen zwecks Implementierung in FPGAs oder ASICs in RTL-Code zu übersetzen. Synphony-HLS erlaubt mir die Verwendung der M-Language sowohl für die High-Level-Simulation als auch für den produktionsreifen Code, so dass ich nun innerhalb einiger Stunden oder Tage anstelle von Monaten oder gar Jahren von der Simulation direkt zur Hardware komme. Dies hat enormen Einfluss auf unsere Produktivität, unsere Zeitpläne und die Qualität unserer Produkte."

Automatisierter Ablauf von der M-Language und High-Level-IP zu optimiertem RTL

Die M-Language von The Mathworks ist weit verbreitet für den Entwurf und die Untersuchung von Algorithmen, weil sie eine präzise Verhaltensbeschreibung auf einer extrem hohen Abstraktionsebene ermöglicht. Solche M-Language-Code-Modelle werden typischerweise für die Implementierung und Verifikation auf RT-Level (RTL) bzw. in einigen Fällen in C/C++ neu codiert und verifiziert. Im Gegensatz zu solchen ineffizienten und fehleranfälligen manuellen Re-Coding-Flows erzeugt Synphony-HLS implementierbare RTL- und C-Modelle direkt aus High-Level-M-Code und den optimierten Synphony-HLS-IP-Modellbibliotheken. Durch die Verwendung eines einzigartigen constraint-gesteuerten Festkomma-Propagation-Features können Entwickler Festkommamodelle schnell und intuitiv von einem synthetisierbaren Subset des High-Level-Gleitkomma-M-Codes ableiten. Die Synphony-HLS-Engine synthetisiert anschliessend den architekturell optimierten RTL-Code unter Berücksichtigung der Anforderungen hinsichtlich Chipfläche, Geschwindigkeit und Leistungsaufnahme. Synphony-HLS erlaubt Entwicklern, in ihrer bevorzugten Algorithmensprache zu bleiben, so dass die Modelle nicht erneut codiert und verifiziert werden müssen und eine frühzeitige Validierung und Verifikation auf Systemebene ermöglicht wird.

High-Level-Synthese from a Single Model

Die Synphony-HLS-Engine kann optimierte Architekturen für ASICs, FPGAs, Rapid-Prototyping oder Virtuelle Plattformen synthetisieren und dabei eine einheitliche Verifikation durch alle Ebenen des Implementierungsflows aufrecht erhalten. Auf der Basis der vom Anwender spezifizierten Randbedingungen hinsichtlich der Entwurfsziele und Architektur führt die HLS-Engine eine automatische Optimierung auf mehreren Ebenen aus. Dabei kommen Pipelining-, Scheduling- und Binding-Optimierungen über Sprach- und Modellgrenzen hinweg, einschliesslich M-Language- und IP-Blöcken, sowie durch die gesamte Designhierarchie hindurch zur Anwendung.

Synphony-HLS für ASIC-Entwurf

Synphony-HLS enthält eine neue, weiterentwickelte Timing-Estimation-Funktion, die automatisch auf Design Compiler zugreift, um die für automatisches Pipelining und eine rasche Timing-Closure bei einer gegebenen ASIC-Technologie erforderlichen präzisen Informationen zu ermitteln.

Synphony-HLS für FPGA-Entwurf

Synphony-HLS beinhaltet hochentwickelte Timing- und bausteinspezifische Optimierungen für ein breites Spektrum von FPGA-Familien von Actel, Altera, Lattice und Xilinx. Dazu gehört auch eine optimierte Abbildung auf Hardware-Multiplizierer, Speicher, Schieberegister und andere in heutigen FPGA-Bausteinen enthaltene Hardware-Ressourcen.

Synphony-HLS für Rapid-Prototyping

Mit Synphony-HLS und Synopsys' technologie-führenden Rapid-Prototyping-Lösungen Confirma können Entwicklungsteams rasch einen Prototypen ihres Designs erstellen und viel früher im Entwurfszyklus eine hochperformante Algorithmenvalidierung und Software-Entwicklung beginnen.

C-Ausgabe für frühzeitigere Software-Entwicklung und schnellere Systemvalidierung

Synphony-HLS ergänzt die C/C++-Implementierungs-, Verifikations- und Embedded-Software-Entwicklungsflows durch die C-Modell-Generierung als natürliches Nebenprodukt des Entwicklungsflows. Synphony-HLS generiert Festkomma-ANSI-C-Modelle, die in vielfältigen Systemsimulationsumgebungen und virtuellen Plattformen, darunter Synopsys' Innovator, System-Studio, VCS und SystemC-Flows, eingesetzt werden können. Dadurch ermöglicht Synphony-HLS, mit der C-basierten Verifikation und Validierung bereits viel früher im Entwurfszyklus zu beginnen.

"Bis jetzt gab es keinen automatisierten Weg, einen einheitlichen Verifikationsflow über mehrere Abstraktionsebenen oder einen Implementierungsflow mit optimierter Ausgabe von der sehr populären M-Language zu schaffen," sagte Gary Meyers, Vizepräsident und Geschäftsführer des Synplicity-Geschäftsbereichs bei Synopsys. "Mit Synphony-HLS können wir nun einen schnelleren und zuverlässigeren Pfad zur System- und Softwarevalidierung anbieten als unsere Konkurrenz. In Kombination mit Synopsys' technologie-führenden System-Prototyping- und hardware-unterstützen Verifikationslösungen sind Entwicklungsteams nunmehr in der Lage, ihre komplexen Chips und Software wirtschaftlicher und zuverlässiger zu realisieren."

Lieferumfang und Verfügbarkeit

Synphony-HLS umfasst die M-Synthesetechnologie, C-Modell-Generierung, die Synphony HLS-High-Level-IP-Modellbibliothek sowie die Synphony-HLS-Engine für ASIC und FPGA. Synphony-HLS ist derzeit begrenzt für Kunden verfügbar, die allgemeine Verfügbarkeit ist zum Ende des Kalenderjahres 2009 zu erwarten. Weitere Informationen finden Sie unter www.synopsys.com/Tools/SLD/AlgorithmicSynthesis. Gerne gibt Ihnen auch Ihr lokaler Synopsys-Vertriebsmitarbeiter Auskunft.

Vorausschauende Aussagen

Diese Pressemitteilung enthält vorausschauende Aussagen innerhalb der Bedeutung des Abschnitts 27A des Securities Acts von 1933 und des Abschnitts 21E des Securities Exchange Acts von 1934, einschliesslich Synopsys' Erwartungen hinsichtlich des Nutzens und der Verfügbarkeit der HLS-Lösung Synphony. Diese Aussagen basieren auf gegenwärtigen Erwartungen und Überzeugungen. Tatsächliche Ergebnisse könnten materiell von den durch diese Aussagen beschriebenen Ergebnissen abweichen, was das Resultat von Risiken und Unsicherheiten einschliesslich, aber nicht beschränkt auf Schwierigkeiten bei der technischen Realisierung, nicht vorhergesehener Schwierigkeiten bei der Fertigstellung der kommerziellen Release dieser Lösung, sowie anderer im Synopsys-Quartalsbericht auf Formblatt 10-Q für das zum 31. Juli 2009 endende Geschäftsquartal unter der Rubrik "Risk Factors" enthaltener Risiken sein kann. Die in der vorliegenden Pressemitteilung enthaltenen Aussagen basieren auf Informationen, welche Synopsys zum Zeitpunkt der Veröffentlichung dieser Mitteilung bekannt waren, und Synopsys verpflichtet sich nicht, irgendeine vorausschauende Aussage aus irgendeinem Grund öffentlich zu revidieren oder zu aktualisieren.

Über Synopsys

Synopsys, Inc. (Nasdaq: SNPS) ist ein weltweit führender Anbieter von Electronic-Design-Automation-(EDA)-Software im Halbleiterbereich. Die Firma liefert innovative Halbleiter-Entwurfs- und Verifikationsplattformen sowie IC-Fertigungssoftware für den gesamten Elektronikmarkt und ermöglicht somit die Entwicklung komplexer Systems-On-Chip (SoC). Synopsys bietet auch Intellectual-Property-(IP)- und Consultingleistungen an, um den gesamten IC-Entwurfsprozess für seine Kunden zu vereinfachen und die Time-to-Market zu verkürzen. Synopsys hat seinen Hauptsitz in Mountain View, Kalifornien, und unterhält mehr als 60 Büros in Nordamerika, Europa, Japan und Asien. Besuchen Sie Synopsys online unter http://www.synopsys.de

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